Architecture de calcul hybride pour les réseaux de neurones

L'explosion des applications IA crée un besoin de déployer des solutions avancées sur les appareils quotidiens (IoT, santé, etc.). Le CEA-List ainsi que l'Université de Bretagne-Sud / Lab-STICC travaillent au développement d'architectures matérielles avancées pour l'intelligence artificiel (IA) [1][2]. Le domaine applicatif visé est celui de l'embarqué. Ce domaine s'accompagne des contraintes matérielles fortes, faible empreinte mémoire ainsi que faible consommation énergétique. Afin de surmonter ces contraintes, des architectures innovantes sont nécessaires. En termes d'architecture IA, plus une architecture est reprogrammable et flexible, moins elle sera efficace en terme d'énergie. L'utilisation d'architectures faiblement reprogrammables à forte efficacité énergétique est une voie d'exploration que le CEA-List explore actuellement [3]. D'autre part, des architectures hautement reprogrammables, à base de c?urs RISC-V par exemple [4] apporte une souplesse de programmation souhaité pour le développement logiciel des réseaux de neurones. Dans cette thèse, l'objectif est de proposer une combinaison avec le partitionnement de l'exécution des réseaux de neurones sur ces deux type d'architectures afin de profiter du meilleur compromis : efficacité énergétique pour la partie faiblement reprogrammable, et souplesse de programmation pour la partie RISC V. Ce nouveau type d'architecture hybride amène de nouveaux défis car le traitement des données entre les architectures ne se fait pas de la même manière (data-flow pour la première et des machines Von Neumann pour la dernière). La façon d'échanger des données et de se synchroniser entre les sous parties est essentiel pour maximiser l'utilisation de l'ensemble de l'architecture. Le candidat devra étudier la manière de mapper un réseau de neurones dans ce type d'architecture hybride et de proposer de nouveaux mécanismes matériels et logiciels capables d'optimiser les taux d'utilisation de ces unités de calcul avec les mécanismes de communication et de transfert mémoire: Network-on-Chip (NoC), Direct Memory Access (DMA) adaptés à ces besoins. L'architecture proposée sera conçue et validée pour des architectures de réseaux de neurones avancés, et pourra donner lieu à l'implémentation du circuit sur silicium (ASIC) au sein de l'équipe projet. Cette thèse s'articule autour de ce plan de travail: ? Etude de l'art des réseaux de neurones pour le domaine de l'embarqué. ? Etude de l'art sur des architectures data-flow et multi-c?ur pour le domaine de l'IA. ? Exploration sur le mappage des réseaux de neurones sur des architectures disponibles. ? Proposition d'une architecture matérielle hybride qui optimise le taux d'utilisation des unités de calcul et son efficacité énergétique. ? Conception RTL et simulation de cette architecture. ? Implémentation physique (synthèse logique et placement & routage) de cette architecture. ? Evaluation des performances (taille, latence, consommation énergétique) de cette architecture, pour les applications IA visées, et comparaison avec solution de l'état de l'art ? Proposition de brevet de l'architecture proposée ? Publication et dissémination des résultats dans des conférences et journaux internationaux. Nous cherchons un candidat avec des connaissances en architecture d'ordinateur et en AI. Cette thèse s'inscrit dans le contexte du projet PEPR IA « Adapting ». La thèse se déroulera sur le site du CEA à Grenoble et pourra inclure des courts séjours sur le site de l'Université de Bretagne-Sud. [1] I. Miro-Panades et al., "SamurAI: A Versatile IoT Node With Event-Driven Wake-Up and Embedded ML Acceleration," in IEEE Journal of Solid-State Circuits, 2022, doi: 10.1109/JSSC.2022.3198505. [2] N. Ali, J. -M. Philippe, B. Tain and P. Coussy, "Exploration and Generation of Efficient FPGA-based Deep Neural Network Accelerators," 2021 IEEE Workshop on Signal Processing Systems (SiPS), Coimbra, Portugal, 2021, pp. 123-128, doi: 10.1109/SiPS52927.2021.00030. [3] I. Miro-Panades et al., "Meeting the latency and energy constraints on timing-critical edge-ai systems" in Embedded Artificial Intelligence: Devices, Embedded Systems, and Industrial Applications, pp. 86-92, 2022 [4] D. Rossi et al., "4.4 A 1.3TOPS/W @ 32GOPS Fully Integrated 10-Core SoC for IoT End-Nodes with 1.7µW Cognitive Wake-Up From MRAM-Based State-Retentive Sleep Mode," 2021 IEEE International Solid- State Circuits Conference (ISSCC), 2021, pp. 60-62, doi: 10.1109/ISSCC42613.2021.9365939.